メモリの値段が上がり続けている話は、この夏だけで何度も書きました。ただ、価格の裏側で技術が止まっているわけではまったくありません。2026年8月12日、キオクシア株式会社とサンディスクコーポレーションは、QLC技術を用いた高性能2Tb（テラビット）第9世代3次元フラッシュメモリ技術を発表しました。NANDインタフェース速度は第8世代比で33％向上の4.8Gb/秒、6プレーン構造の採用で帯域と電力効率も改善しています（キオクシア公式リリース）。

面白いのはスペックの数字そのものより、その出し方のほうです。公式リリースの副題にはこうあります——「最新のCMOS回路と既存のメモリセルアレイを組み合わせ」。新しいメモリセルを作らずに、周辺回路だけを最新世代に載せ替えて性能を上げにいく、という宣言です。そんな芸当がなぜできるのかを理解するには、CBAという貼り合わせ技術を知る必要があります。

この記事では、発表内容を公式ベースで整理したうえで、「QLCとは」「3D NANDとは」「CBAとは」を順に押さえ、8日前に発表された第10世代との関係、そしてメモリ高騰との距離感まで見ていきます。

📋 1. 何が発表されたのか — 第9世代2Tb QLC

まず事実関係です。公式発表から確認できる要点を表にまとめます。

項目 内容（キオクシア公式発表・2026年8月12日）
発表主体 キオクシア株式会社／サンディスクコーポレーション
技術 QLC（Quad-Level-Cell、4ビット／セル）を用いた2Tb 第9世代3次元フラッシュメモリ技術
アーキテクチャ CMOS directly Bonded to Array（CBA）技術
構造 6プレーン構造
NANDインタフェース速度 4.8Gb/秒（第8世代比 33％向上）
帯域 第8世代2Tb QLC比で書き込み・読み出しの帯域幅を向上
電力効率 書き込み時・読み出し時の電力効率を改善
狙う市場 AIインフラ向けストレージ、クラウドおよびデータ集約型アプリケーション

キオクシアの技術統括責任者・宮島秀史氏は「既存世代のメモリセル技術と最新のCMOS技術を融合させた第9世代フラッシュメモリの開発を加速し、投資コストを抑えつつ高性能を実現していきます」と述べています。サンディスクの最高技術責任者 Alper Ilkbahar 氏も、「CMOS技術とメモリ技術をそれぞれ独立して進化させることで、技術革新を加速するCBA技術ならではの柔軟性を実証しています」とコメントしました（いずれも公式リリースより）。

注意しておくと、今回のリリースにはサンプル出荷や量産の時期は書かれていません。あくまで「技術の発表」で、製品スケジュールは公表されていない段階です。

💡 ワード解説：Tb（テラビット）とTB（テラバイト）

フラッシュメモリの世界では、チップ1枚（ダイ）の容量をビットで表します。「2Tb」は2テラ「ビット」で、バイトに直すと8分の1です。キオクシア公式の注記では 1Tb = 2^40 ビットと定義されているので、2Tb のダイは 2^41 ビット＝256GiB 相当という計算になります（この換算は筆者による計算です）。SSDのパッケージはこのダイを何枚も積んで作られます。第8世代2Tb QLCの発表では、1パッケージあたり16段積層で4TBを実現したことが公表されていました。

🔢 2. QLCとは — 1つのセルに4ビットを詰め込む

ここから基礎です。すでにご存じの方は次の節まで飛ばしてください。

フラッシュメモリのメモリセルは、乱暴に言えば「電荷を溜められるトランジスタ」です。溜まった電荷の量によって、そのトランジスタに電流が流れ始めるゲート電圧が変わります。この「電流が流れる制御ゲートの電圧の下限」をしきい値電圧と呼びます（キオクシア公式の技術解説より）。

しきい値電圧を1本の境界線で区切れば「上か下か」の2状態、つまり1ビットが記憶できます。これがSLCです。では境界線を増やしたらどうなるか——というのが多値化技術で、しきい値電圧の分布を4つ作れば2ビット、8つ作れば3ビット、16個作れれば4ビットが1セルに入ります。

方式 正式名称 1セルに記憶するビット数 しきい値電圧分布の数 同じセル数での容量
SLC Single-Level-Cell 1ビット 2 ×1
MLC Multi-Level-Cell 2ビット 4 ×2
TLC Triple-Level-Cell 3ビット 8 ×3
QLC Quad-Level-Cell 4ビット 16 ×4

同じ数のセルで4倍のデータが入るなら、ビットあたりのコストは下がります。今回の主役であるQLCは、この表のいちばん下——1セルに4ビット、16個のしきい値分布を作り分ける方式です。

ただし、いいことばかりではありません。キオクシア公式の技術解説は、多値化のトレードオフをはっきり書いています。Nが大きくなるほど、しきい値電圧の分布を細くしなければならないのです。同じ電圧の幅の中に16個の山を並べるとなると、1つあたりの山は極端に狭くなります。公式解説の表現を借りれば「Nの数が大きくなるほどしきい値電圧分布を細くしなければなりません」。山が狭いということは、隣の山と混ざらないよう慎重に書き込む必要があるということです。同じ解説は、そのぶん書き込みや読み出しの動作を遅くする必要があり、Nの小さい方式と比べて寿命の面でも不利になることを説明しています。

⚠️ QLCは「安かろう悪かろう」ではない

上のトレードオフはあくまでセル単体の物理的な性質の話です。実際の製品では、コントローラが書き込みをまとめたり、一部の領域をSLCのように使うキャッシュを持ったりして、体感の性能を作り込んでいます。つまり「QLCだから遅い／すぐ壊れる」と単純化はできません。今回の発表のように、周辺回路と構造の工夫で帯域と電力効率を上げにいくのも、まさにその作り込みの一環です。用途に応じた使い分けの話であって、方式そのものの優劣ではありません。

🏗️ 3. 3D NANDとは — 平面に並べるのをやめて、積む

もうひとつの基礎が「3次元」の部分です。

かつてのフラッシュメモリは、メモリセルを平面に敷き詰める構造でした。容量を増やす方法はシンプルで、セルを小さくして数を詰めること。しかし微細化には限界があり、隣のセルとの干渉も無視できなくなります。

そこで出てきた発想が、キオクシア公式の言葉を借りれば「平面構造のフラッシュメモリを上に積み上げていくことで、面積あたりのメモリセルの数を増やす」というもの。これが3次元フラッシュメモリ（3D NAND）で、キオクシアの製品ブランド名がBiCS FLASHです。

積み上げると聞くと「1層ずつ作るのでは時間がかかるのでは」と思いますが、実際には一括加工技術（パンチ＆プラグ）が使われます。板状の電極と絶縁体を交互に積み上げてから、垂直に穴を開け、その内側に電荷蓄積膜と柱状の電極を埋め込む——層をまとめて処理するので、層数が増えても工程数が比例して増えないのがミソです。

公式の技術解説に載っている積層数の推移を見ると、この10年の進み方がよくわかります。

年 積層数（キオクシア公式・技術解説より）
2015年 48層
2018年 96層
2020年 112層
2022年 162層
2023年 200層超

そして2026年8月4日に発表された第10世代では、332層に到達しています（後述）。

🔗 4. CBAとは — CMOSとアレイを別々に作って貼り合わせる

今回いちばん効いているのが、このCBA（CMOS directly Bonded to Array）です。ここを理解すると、「既存のメモリセルアレイに最新のCMOSを組み合わせる」という第9世代の設計思想が腑に落ちます。

フラッシュメモリのチップには、データを溜めるメモリセルアレイのほかに、それを読み書きするためのCMOS回路（センスアンプ、ページバッファ、電圧生成、I/Oなど）が必ず必要です。この周辺回路をどこに置くかが、ずっと設計の勘所でした。

前世代までの主流はCUA（CMOS Under Array）、つまり同じウエハー上でCMOS回路を先に作り、その上にメモリセルアレイを形成する方式です。面積は節約できるのですが、公式解説が指摘するように問題があります。メモリセルアレイを作るときの高温アニール処理が、下にいるCMOS回路のトランジスタ特性を悪化させるのです。CMOS側の都合で温度を下げれば、今度はアレイ側が最適に作れません。1枚のウエハーに載せている限り、この綱引きからは逃げられません。

CBAはここを分離します。CMOS回路のウエハーとメモリセルアレイのウエハーをそれぞれ最適な条件で別々に製造し、あとから高精度に貼り合わせる（公式リリース注記）。アレイ側のウエハーを反転させて重ね合わせる形です。

flowchart TB subgraph CUA["従来方式：CMOS Under Array"] direction TB A1["1枚のウエハーで作る"] --> A2["CMOS回路を作る"] A2 --> A3["その上にメモリセルアレイを形成"] A3 --> A4["アレイ形成時の高温処理で
CMOSのトランジスタ特性が悪化"] end subgraph CBA["CBA：CMOS directly Bonded to Array"] direction TB B1["CMOS回路のウエハー
最新プロセスで製造"] --> B4["2枚を高精度に貼り合わせる"] B2["メモリセルアレイのウエハー
高温処理はこちらだけ"] --> B4 B4 --> B5["それぞれを最適条件で製造できる
世代を独立して進化させられる"] end

貼り合わせの精度は相当なもので、公式の解説では「ウエハーの直径を1kmとすると、1mmずれるかずれないかの精度で貼り合わせる必要がある」と表現されています。この比を直径300mmのウエハーに当てはめると、許容されるずれは0.3µm——サブマイクロメートルの世界という計算になります（換算は筆者によるものです）。

そして、この分離こそが今回の発表の核心です。CMOSとアレイが別のウエハーで作られるなら、片方だけを新しい世代に差し替えられる。第9世代は、既存世代のメモリセルアレイに最新のCMOS回路を組み合わせることで、新しいアレイを開発・量産投資せずにインタフェース速度と帯域を引き上げています。サンディスクのIlkbahar氏が言う「CMOS技術とメモリ技術をそれぞれ独立して進化させる柔軟性」とは、まさにこのことです。

⚡ 5. 4.8Gb/秒と6プレーン — 数字の意味を確かめる

では、上がった数字を具体的に見ます。

NANDインタフェース速度4.8Gb/秒。これはNANDチップとコントローラの間の転送レートです。第8世代2Tb QLCの公式発表（2024年7月3日）に記載されているインタフェース速度は3.6Gb/秒でした。4.8 ÷ 3.6 = 1.333 なので、公式が言う「第8世代比33％向上」と計算が合います。ここは公式どうしの数字で裏が取れました。

6プレーン構造。プレーンとは、NANDチップの内部でメモリセルアレイを分割した、独立して動作できる区画のことです。プレーンが多いほど、同時に走らせられる読み書きの数が増えます。公式リリースは、第8世代2Tb QLCとの比較で「6プレーン構造の採用や性能向上技術により、書き込みと読み出しの帯域幅を向上させ」と説明しています。

💡 ワード解説：プレーン（Plane）

NANDチップの中は階層構造になっています。おおまかに、チップ（ダイ）＞プレーン＞ブロック＞ページ、という入れ子です。消去はブロック単位、読み書きはページ単位で行われ、プレーンは「同時並行で動ける単位」にあたります。プレーンが2つなら2つの読み出しを重ねられ、6つならもっと重ねられる——マイコンで言えば、周辺機能のチャネル数が増えて同時に走らせられる転送が増えるのに近い感覚です。インタフェースの帯域を上げても、チップ内部が供給できなければ意味がないので、この2つは対で効いてきます。

つまり第9世代QLCの性能向上は、外（インタフェース4.8Gb/秒）と内（6プレーンの並列度）を同時に広げた結果として説明されています。CBAで最新CMOSを載せられたからこそ、外側のI/Oを速くできた、という筋です。

🔀 6. 「第9世代」と「第10世代」が8日違いで発表された理由

ここが今回いちばん誤解しやすいところなので、はっきり整理します。

キオクシアとサンディスクは、8日前の2026年8月4日にも3次元フラッシュメモリ技術を発表しています。そちらは第10世代で、332層積層技術と設計の工夫により、第8世代比で最大60％のビット密度向上、業界最高水準の37Gb/mm²超を達成したというものです。Toggle DDR6.0とSCA（Separate Command Address）プロトコルを採用し、NANDインタフェース速度は同じく4.8Gb/秒。PI-LTT技術でI/Oデータ出力転送時の電力効率も上げています。

「最大60％のビット密度向上」と「37Gb/mm²超」は第10世代の数字であり、今回の第9世代QLCの発表には記載がありません。2つの発表が近かったぶん混同されやすいので、ここは分けて受け取る必要があります。

項目 第8世代 2Tb QLC
（2024-07-03発表）		 第9世代 2Tb QLC
（2026-08-12発表）		 第10世代 QLC
（2026-08-04発表）
NANDインタフェース速度 3.6Gb/秒 4.8Gb/秒（第8世代比+33％） 4.8Gb/秒
プレーン構造 公式リリースに記載なし 6プレーン 公式リリースに記載なし
積層数 公式リリースに記載なし 公式リリースに記載なし 332層
ビット密度 公式リリースに記載なし 公式リリースに記載なし 37Gb/mm²超（第8世代比 最大+60％）
アーキテクチャ CBAを新規導入 CBA CBA
位置づけ — 既存セルアレイ＋最新CMOSで投資効率 積層数を伸ばして大容量・高密度

そして、これは偶然の重なりではありません。キオクシアは2026年7月30日、第9世代BiCS FLASH 1Tb TLC製品のサンプル出荷開始を発表した際、自社の開発方針を明言しています。CBA技術とOPS技術を活用した独自の二軸の開発戦略——投資効率を高めながら高性能を実現する第9世代と、大容量を追求する第10世代を、並行して展開するというものです。

そのTLC製品の公式説明も具体的で、「第8世代をベースとした230層積層プロセスのメモリセル技術と、最新のCMOS技術を採用」し、NANDインタフェース速度は「第8世代比で第10世代と同等の33％向上となる4.8Gb/秒」を実現、とされています。アレイは第8世代ベースのまま、I/Oは最新世代と同じ速さ。CBAでなければ書けない一文です。

✅ ここまでで確定していること
  • 第9世代2Tb QLCは技術発表であり、サンプル出荷・量産時期は公式に記載がない
  • 4.8Gb/秒（第8世代比33％向上）・6プレーン・CBA・帯域と電力効率の改善は公式記載
  • 332層・37Gb/mm²超・最大60％のビット密度向上は第10世代の数字
  • 第9世代と第10世代の並行展開は、キオクシアが「二軸の開発戦略」として公式に説明している

💰 7. メモリ高騰との距離感 — 密度を上げる開発は止まっていない

当サイトではメモリ高騰が電子工作を直撃した話と、その続報を書いてきました。AI向けのHBM需要が民生向けDRAM/NANDの生産枠を圧迫し、ArduinoやRaspberry Piの値上げにまで波及している、という話です。

今回のニュースは、その構図に対して技術側からの回答にあたります。ビットあたりのコストを下げる方法は、大きく2つしかありません。同じ面積により多くのビットを詰め込むか（＝ビット密度）、同じ製造投資でより多く作るか（＝投資効率）。第10世代は前者を、第9世代は後者を担当している——二軸戦略はそう読めます。

⚠️ ただし「だから安くなる」とは書けません

密度が上がることと、店頭価格が下がることは別の話です。価格は需要と供給、設備投資の回収、為替、そしてAI向けにどれだけの生産枠が回るかで決まります。今回の発表にも価格や供給量への言及はありません。「ビットあたりのコストを下げる技術開発は止まっていない」という事実と、「値段がいつ下がるか」という予測は、はっきり分けて受け取ってください。後者を今の材料で断定することはできません。

とはいえ、前向きに読める材料であることは確かです。AIインフラのストレージ需要が増え続けるなかで、新しいメモリセルの開発を待たずに既存資産の上で性能を伸ばせる手段があるというのは、供給側の打ち手が1つ増えたことを意味します。Rapidusの2nm挑戦やソニー×TSMCの熊本合弁と並べてみると、日本の半導体が「最先端ロジックへの再挑戦」「強い分野の増強」「メモリでの継続的な技術革新」という複数の前線で動いていることがわかります。

ちなみに、ウエハーを別々に作って貼り合わせるという発想は、ソニーのイメージセンサーの積層CMOSとよく似ています。画素チップとロジックチップを分けて最適化するあの構造と、CMOSとメモリアレイを分けるCBAは、狙いが同じ方向を向いています。分けたほうが、それぞれをちゃんと作れる——2026年の半導体を通して流れている考え方です。

📌 筆者の見方

筆者がこのリリースでいちばん手を止めたのは、4.8Gb/秒でも37Gb/mm²でもなく、「既存のメモリセルアレイ」というたった一語でした。半導体の発表というと「全部が新しくなりました」が普通で、そこに「今回はセルは据え置きです」と堂々と書いてあるのが、率直に格好いいと感じました。

これは意見ですが、この構造はファームウェアを書いているときの感覚とよく似ています。筆者はESP32やSTM32でファームを書き、KiCadで基板も起こしますが、ドライバ層とアプリ層の更新周期はまったく違います。ESP-IDFのバージョンを上げたいだけなのにアプリ側まで巻き込まれると手が止まるので、境界をきちんと切っておくと片方だけ差し替えられる——CBAがやっているのは、それをシリコンの物理層でやることだ、と受け止めました。半導体製造そのものは専門外なので工程の難しさは想像するしかありませんが、「独立して進化させられるようにしておく」という設計判断の価値は、規模が違っても同じものに見えます。

実利の面でも、QLCの性質を知っておくと手元で効く場面があります。たとえばESP32でセンサーロガーを組んでmicroSDに連続書き込みをすると、書き込みが時々長く詰まることがあります。コントローラのキャッシュが尽きて、多値セルへの直接書き込みに落ちる瞬間があるのではないか——という推測は立ちますが、筆者はまだ実測していません。手元にロジックアナライザは無いので、試すならオシロでCS線とSPIクロックを見て、書き込み待ちが伸びる瞬間をタイムスタンプで拾うことになるはずです。この記事を書いていて、それは一度やっておくべき実験だと思いました。

まとめ

  • 2026年8月12日、キオクシアとサンディスクが、QLC技術を用いた第9世代2Tb 3次元フラッシュメモリ技術を発表しました。狙いはAIインフラ向けのストレージ需要です。
  • 特徴はCBA（CMOS directly Bonded to Array）技術で、最新のCMOS回路と既存のメモリセルアレイを組み合わせる構成。6プレーン構造とあわせて、帯域と電力効率を改善しています。
  • NANDインタフェース速度は4.8Gb/秒で、第8世代比33％向上。第8世代2Tb QLCの公式値3.6Gb/秒と計算が一致します。サンプル出荷・量産の時期は公式に記載がありません。
  • 8日前に発表された第10世代は332層・37Gb/mm²超・第8世代比 最大60％のビット密度向上。第9世代とは別の発表で、数字を混同しないよう注意が必要です。
  • 両者の並行展開は、キオクシアが公式に「二軸の開発戦略」と説明しています。投資効率で伸ばす第9世代と、大容量で伸ばす第10世代の二本立てです。
  • メモリ価格の高騰は続いていますが、ビットあたりのコストを下げる技術開発は止まっていません。ただし今回の発表に価格や供給量への言及はなく、値下がりを意味するものではありません。

よくある質問（FAQ）

Q. 何が発表されたのですか？

A. キオクシア株式会社とサンディスクコーポレーションが2026年8月12日、QLC（4ビット／セル）技術を用いた高性能2Tb 第9世代3次元フラッシュメモリ技術を発表しました。CBA技術で最新のCMOS回路と既存のメモリセルアレイを組み合わせ、6プレーン構造とあわせてNANDインタフェース速度4.8Gb/秒（第8世代比33％向上）と、帯域・電力効率の改善を実現しています。

Q. QLCとは何ですか？

A. Quad-Level-Cellの略で、1つのメモリセルに4ビットのデータを記憶する方式です。しきい値電圧の分布を16個作り分けることで実現します。SLC（1ビット・2分布）、MLC（2ビット・4分布）、TLC（3ビット・8分布）に比べて同じセル数で多くのデータが入る一方、キオクシア公式の技術解説によれば、分布を細くする必要があるぶん書き込み・読み出しを慎重に行う必要があり、寿命の面でも不利になります。実際の製品ではコントローラ側の作り込みでこの差を埋めています。

Q. CBAとは何ですか？

A. CMOS directly Bonded to Arrayの略で、CMOS回路のウエハーとメモリセルアレイのウエハーをそれぞれ最適な条件で別々に製造したあと、高精度に貼り合わせる技術です。従来はCMOS回路の上にメモリセルアレイを形成していたため、アレイ形成時の高温処理がCMOSのトランジスタ特性を悪化させる制約がありました。分離することで、CMOSとメモリセルを独立して進化させられます。

Q. 「ビット密度が60％向上」というのは今回の発表ですか？

A. いいえ。最大60％のビット密度向上・37Gb/mm²超・332層は、8日前の2026年8月4日に発表された第10世代の数字です。今回の第9世代2Tb QLCの公式リリースには、積層数もビット密度も記載がありません。発表が近接しているため混同されやすい点です。

Q. なぜ第9世代と第10世代が同時に進んでいるのですか？

A. キオクシアは2026年7月30日の第9世代1Tb TLCサンプル出荷の発表で、CBA技術とOPS技術を活用した「独自の二軸の開発戦略」として説明しています。第9世代は既存世代のメモリセル技術に最新のCMOS技術を組み合わせて投資効率を高めつつ高性能を狙うライン、第10世代は積層数を伸ばして大容量を追求するラインです。CBAでCMOSとアレイを分離しているため、この二本立てが成立します。

Q. いつ製品になりますか？

A. 今回の第9世代2Tb QLCの公式リリースには、サンプル出荷時期・量産時期の記載がありません。なお同じ第9世代の1Tb TLC製品については、2026年7月30日にサンプル出荷の開始が公表されています（対象はAI搭載PCやスマートフォンなど、低容量から中容量帯で高性能が求められる用途）。

Q. これでメモリの値段は下がりますか？

A. 今回の発表に価格や供給量への言及はないため、そう断定することはできません。ビットあたりのコストを下げる技術開発が続いていることは確かですが、店頭価格は需要と供給、設備投資、AI向けに割り当てられる生産枠など複数の要因で決まります。技術の前進と価格の動きは分けて見る必要があります。

参考

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